1. 研究目的与意义
| 研究背景 在这个快节奏的时代里，随处可以看到数字时钟，人们的生活也已经离不开它。时间渗透在我们生活的各个角落，从最初机械式的时钟到如今数字式时钟，手机，电脑，小米手环等各个电子设备上，必不可少的就是时间显示。数字时钟的发展是由于数字电路而发展起来的，传统的数字时钟主要是由多个数字集成电路组成，即触发器和计数器，开始呢，只是用作科研以及军事用途，改革开放以后，数字时钟才开始普遍发展，后大量运用于机场，医院，车站，交通等公共场合，数字时钟主要是通过发光二极管来显示。当时数字时钟的体积较大，而且逻辑性较差，所以我们就产生了更简捷的方法来实现数字时钟的设计，也就是可编程逻辑器件，它在很大程度上为我们减少了成本，随着LCD液晶显示器的出现，部分场合用它来取代了以往的数码管显示。 从区域格局来看，全国已形成以广州、深圳为龙头的珠三角地区、福建、浙江、江苏、山东、天津等6大多功能时钟主产区;从产量来看，我国已成为世界多功能时钟生产大国，多功能时钟产量稳居世界第一。 |
多功能时钟一般由振荡器，分频器，译码器，显示器等部分组成，这些都是数字电路中最基本的，应用最广的电路。当前市场上已有现成的数字钟集成电路芯片出售，价格较便宜。由于数字集成电路技术的发展，使数字钟具有走时准确，性能稳定，携带方便等特点，是目前人们生活和工作补课或缺的报时用品。国内厂家的产品拥有时间、日期、温度、夜光、贪睡功能、倒计时、顺计时、省电模式、多组闹钟、可循环显示、多档亮度调节、12/24时制转换、调节亮度、遥控操作等功能。
而国外企业中，日本RICOH公司推出的时钟芯片甚至已经出现时基软件调校功能（TTF）及振荡器停振自动检测功能而且芯片的价格极为低廉。目前，这些芯片已被客户大量使用，最新一代时钟芯片产品中，除了包含第二代产品所具有的全部功能，更加入了复合功能，如低电压检测，主备用电池切换功能，抗印制板漏电功能，目前，针对时钟产品，全球顶级的环保认证标准为：欧盟的“ROSH”与“REACH”两大环保认证标准，中国国内则尚未出台针对时钟的环保认证标准。
| 研究目的 随着产品设计研发成本越来越高，设计周期要求越来越快，电子工程师不得不选择更加方便、快捷、高性能、低功耗的芯片来满足市场的需求，FPGA器件以绝对的优势脱颖而出。近年来绿色、环保、低功耗越来越得到大家的认可，然而应科技而生的电子垃圾、高功耗、低效率成了环保新病。因此如何通过降低功率损耗来减少电源系统的元件和电路板的面积，提高系统的可靠性，延长器件的寿命成为现在电子研发的首要考虑问题。 |
| 研究意义 用FPGA设计数字时钟，利用其超大规模的集成逻辑电路，可以减少外围电路的元器件，从而减小整个系统的体积，节约成本;FPGA芯片功耗低，减少了热量的产生，降低温结，提高了系统的可靠性，而且延长器件的使用寿，对系统有着非常大的促进作用。 |
程序利用VHDL语言设计,VHDL支持硬件的设计、验证、综合和测试，以及硬件设计数据的交换、维护、修改和硬件的实现，具有描述能力强、生命周期长、支持大规模的分解。 采用了“自顶向下'(Top-Down)的全新设计方法，是设计师们摆脱了大量的辅助设计工作，而把精力集中于创造性的方案与概念构思上，用新的思路来发掘硬件设备的潜力。
2. 研究内容与预期目标
| 研究内容 |
1.数字时钟系统外围电路电源以及FPGA芯片电源电路的设计以及工作电压值。
2.JTAG下载配置电路设计，测试各输入输出。
3.选择晶振电路来实现时钟信号电路。
4.复位，键盘，显示，计时电路几个硬件模块的实现。
5.利用Quartus II完成系统分频、计数、按键控制、液晶显示的内部逻辑及程序的设计与实现。
6.数字时钟系统所涉及的基本原理和知识，FPGA的基本原理，Quartus II的基本操作。
| 预期目标 |
1.采用verilog语言实现数字时钟时序逻辑功能综合与仿真。
2.基于ALERA开发平台，提供数字时钟功能测试；
3.设计并实现FPGA数字电路最小系统。
4.搭建数字时钟硬件系统，实现数字时钟扩展测试功能。
5.具有显示时、分、秒、年、月、日以及闰年判断功能。
6.采用数码管显示成功。
7.具有闹钟与对时功能，通过按键设定闹钟时间，实现时间到蜂鸣器鸣叫的功能。
8.在Quartus II下程序调试成功，采用verilog语言实现数字时钟时序逻辑功能综合与仿真。
3. 研究方法与步骤
| 研究方法 |
本系统主要以FPGA器件为核心，通过编写程序完成电子时钟的主要功能，利用Verilog DHL语言在Quartus II里实现时、分、秒进行综合的电路设计，也可用于电路的仿真，内置各种逻辑门，便于改进和扩充，芯片上的I/O口要编写相应的程序，来实现各自的功能，对于未使用的引脚就要设置三态输入，运用键盘对时间进行调时，并且设定闹钟和定时闹钟。设计系统由计时模块、显示模块、键盘模块、闹钟模块、校时模块等各个模块组成。各个模块单独调试成功后，进行整合，进行整体系统调试。
1.控制方案
用FPGA芯片作为控制芯片，用VHDL语言编程实现内部逻辑:将必要的电源电路、下载电路、控制电路、显示电路、晶振等集成放在一块板子上，完成时间显示。集成器件大大的减少，硬件电路得到简化，从而减少了干扰，提高了稳定性，减小了功率损耗，延长了系统的寿命。
2.时钟电路
采用有源晶振产生高频率高质量的时钟脉冲，用VHDL语言设计分频电路，得到需要的秒信号时钟。有源晶振是无源晶振和逻辑电路的组合体，能够稳定的产生需要的时钟脉冲，而且可以通过VHDL语言进行分频，获得所需的时钟脉冲。
3.校时控制电路
采用独立键盘接口方式，每个按键都过上拉电阻接到一个I/O口，每个按键就会独
自占用一条I/O数据线，控制方便，编程简单，但是I/O的利用率会降低，因此适用于按键较少，简化程序的系统中。
4.显示电路
采用8个共阴数码管显示时、分、秒、年、月、日及闹钟时间。数码管方便，编程简单，数字显示较大，显示效果好，而且价格便宜，但是显示内容少，多学符显示时会增加数码管的数量，而且外围硬件电路较为复杂，增加了系统的体积和系统的功耗。
| 研究步骤 |
系统硬件如下图1所示，主要为满足FPGA芯片工作的最小系统及共外围电路组成。FPGA芯片选用EP4CE6E22C8，最小系统包括晶振电路、下载电路、电源电路、复位电路；外围电路主要包括按键控制、数码管显示电路和电源指示电路等。电路整个系统工作总体框图如下:
图1 数字时钟系统工作总体电路图
1.硬件仿真设计
（1）外围电路电源的设计
数字时钟系统最终采用七段数码管来实现显示功能，所以会使用5V直流电源作为工作电压。
（2）FPGA芯片电源电路设计
FPGA需要用到3钟电源供电。主要用来滤波储能和滤出高频电源噪声。
（3）JTAG下载配置电路设计
它是一种标准的国际测试协议，可以用来测试时钟输入、数据输入输出、模式选择接口。
（4）时钟信号电路设计
本系统采用50Mhz的有源晶振作为时钟的产生电路，不需要内部处理器的振荡器，信号稳定。
（5）复位电路
本系统采用简单的低电平进行复位，只需将电源通过电容与电阻串联后接地。
（6）键盘电路设计
根据程序的功能，设计了4个按键，分别是数码管显示切换按键、调整增加按键、移位按键、以及模式调整按键，都是在高电平下有效。
（7）数码管显示电路设计
本设计的8个数码管都采用共阴极的接法，显示电路是通过动态扫描的方式，来显示时、分、秒、年、月、日等基本内容。
（8）蜂鸣器设计
通过蜂鸣器来实现到点报时，电路中采用有源蜂鸣器，高电平导通，便会鸣叫。
（9）指示灯显示电路
用4个不同颜色的灯来区分闹钟模式、日期模式、时间调整模式、正常模式。
2.FPGA内部程序设计
1.分频模块
晶体振荡器是数字时钟的核心，晶体振荡器的精度可以有效保证数字钟的精度和准确性，石英晶体的选频特性很好，只会通过某一点的频率而衰弱其他信号，其它频率段的信号均会被它所衰减，振荡信号的频率与振荡电路中的R、C元件的数值也无关。因此，这种振荡电路输出的是准确度极高的信号。然后再利用分频电路，将其输出信号转变为秒信号，其组成框图如图2所示：
| 图2 振荡器信号转变框图 |
2.计时模块
时间计数模块由60进制的秒计数，60进制的分计数和24进制的小时计数分别实现。当数字钟处于正常计数状态时，秒计数器对1Hz的标准信号进行计数,在其进位输出信号作为分计数器的使能端,而分计数器的进位输出信号又作为时计数器的使能端。通过两个按键分别实现小时，分钟的调整。当存储器内部秒值加1，若秒位的值达到60（110000）则清零，并将分位值加1，若分位的值达到60（110000）则分位清零，并将时位值加1，若时位的值达到24（100100），整个系统便清零重新计数。
3.闹钟模块
模块主要通过蜂鸣器来实现，可根据按键设定的闹钟时间，当计时模块与闹钟设定时间一样时，蜂鸣器鸣叫。
4.键盘模块
键盘模块有4个独立键盘，系统通过编写键盘调写的程序，进行调用实现。
5.显示模块
显示译码电路，选择八个七段数码管作为显示单元电路。计数器实现了对时间的累计并以BCD码的形式输送到动态扫描模块，由译码电路将BCD码转换为七段码，再由数码管显示出来。
6.校时模块
按下设置键可以选择闹钟定时或时钟校时
4. 参考文献
| [1]宋克柱.基于FPGA 的数字时钟设计[J].核电子学与探测技术，2008(09). [2]薛晓军,许江淳,李玉惠,李勃,刘国贺.基于FPGA的数字时钟的设计[J].云南大学学报(自然科学版)，2009(S2). [3]何星延.基于FPGA的网络同步数字时钟设计[J].中国战略新兴产业，2017. [4]张振.FPGA内数字时钟管理的研究与设计[N].西安电子科技大学，2014. [5]关珊珊.基于FPGA的图像显示技术研究[J].电子器件，2012. [6]李国锁.基于FPGA的图像压缩的设计与实现[D].国防科学技术大学，2006. [7]吴小红.基于FPGA 的多功能数字钟的设计与实现[J].数据采集与处理，2018. [8]钱虹凌.基于EDA 软件 QuartusII 的数字钟设计[M].山西大同出版社，2017 . [9]张承畅.多FPGA 系统的关键问题及应用研究[D].重庆大学，2011. [10]郑三婷.浅谈数字电子时钟的设计与应用[J].西安工业大学北方信息工程学院,2011. [11]刘颖杰,李波,吕紫薇.基于VHDL语言的数字时钟设计[J].河北农业大学，1999. [12]朱湘萍,包本刚.基于FPGA的仪表用多功能数字时钟的嵌入设计[J].电测与仪表,2008. [13]崔刚,陈文楷.基于FPGA的数字钟设计[D].北京工业大学出版社,2003. [14]宋威,方穗明.基于BUFGMUX与DCM的FPGA 时钟电路设计[J].现代电子技术，2006. [15]金韦.可编程数字钟[J].实用影音技术，1995. [16]戴树鸿.数字钟电路的制作[J].家电检修技术 (上半月 )综合版,2005. [17]田延娟.基于 VHDL的数字电子钟的设计[N].西安电子科技大学出版社，2018. [18]童鹏,胡以华.FPGA 器件选型研究[J].上海技术物理研究所,2007. [19]祁晓磊,蔡学良,孙德玮.用Verilog HDL进行FPGA设计的原则与方法[J].电子技术应用,2001. [20]张霞.Verilog HDL在现代 EDA中的应用[D].微型电脑应用，2001. [21]李俊一,牛萍娟.基于 Verilog HDL设计的多功能数字钟[J].微计算机信息，2006. [22]张强,万敏, 刘可薇.基于 FPGA的多功能数字钟的设计与实现[J].仪器仪表用户，2008. [23]吴玉昌,胡荣强,王文娟.基于CPLD/FPGA 的多功能分频器的设计与实现[N].电子工业出版社，2007. [24]刘朝霞.基于VHDL的 FPGA 器件设计[J].微计算机信息,1998. [25]刘建海,方晓群.Protues仿真软件在电子实训课程中的应用[J]. 电子制作，2014. [26]王明.基于FPGA的波形合成与设计[J].宁夏大学,2017. [27]付浩,秦浩.FPGA 测试方法和流程探讨[D].科技风,2017. [28]刘烁.基于FPGA的高速数据采集卡设计与实现[D].西安电子科技大学，2014. [29]陈文际.基于FPGA的集成电路老化测试系统设计[N].辽宁科技大学，2016. [30]刘怿恒.基于FPGA的数据釆集与处理系统设计[N].湖南大学,2013. |
5. 工作计划
| 1.2022-02-25～2022-03-10 收集资料，熟悉基本知识，掌握毕业设计基本原理. 2.2022-03-11～2022-03-20 把握整体方案，深入研究设计原理，撰写开题报告。 4.2022-05-01～2022-05-15 进一步完善设计内容，进行功能仿真实验。 5.2022-05-16～2022-05-30 继续完善整体设计和仿真测试，并着手撰写论文。 6.2022-05-31～2022-06-10 完善论文，准备毕业答辩。
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