1. 研究目的与意义
研究背景：
频率计的设计技术是随着电子电路技术的发展而逐步向前发展的,早期的频率计采用分立元件设计,设计周期长、稳定性差,并且成品体积大、功耗高。数字电子技术和集成电路的发展,使得数字频率计广泛应用,数字频率计可以使用单元电路和单片机来设计实现。相比分立件式的频率计来说,数字频率计提高了稳定性,减小了体积,但是数字频率计仍然存在着电路复杂、设计周期长等缺点,数字频率计的测量范围都是有限的,为测量不同频率的信号都要专门的设计某一部分电路,灵活性差。
研究目的：
2. 研究内容与预期目标
主要研究内容：
首先设计分频模块，以生成0.5Hz闸门信号。然后再设计下降沿检测模块，以更新频率测量结果。通过设计计数模块，在闸门高电平期间对输入信号上升沿计数，得到频率值。最后设计数码管显示模块，将频率值显示在数码管上。
预期目标：
3. 研究方法与步骤
研究方法：
频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，即闸门时间为 1S。闸门时间可以根据需要取值，大于或小于1S都可以。闸门时间越长，得到的频率值就越准确，但闸门时间越长，则每测一次频率的间隔就越长。闸门时间越短，测得的频率值刷新就越快，但测得的频率精度就受影响。一般取 1S作为闸门时间。数字频率计的关键组成部分包括测频控制信号发生器，计数器，锁存器，译码驱动电路和显示电路。 数字频率计的功能,设计采用 EDA 技术，完成功能模块的划分，利用测频法的原理和 Verilog语言，分别用Verilog语言完成底层模块的设计和以原理图的方法完成顶层模块的设计，采用自顶向下的设计方法，实现了 1Hz～999999Hz 测量范围的的数字频率计，并在软件平台下分别对设计项目、各个模块以及顶层模块进行仿真分析。
基本思路和方法：
4. 参考文献
[1] 张梦梨 韩国松.基于FPGA的等精度数字频率计的研究与实现[J]. 商丘职业技术学院学报，2006年第2期，第5卷：79~81.
[2] 褚振勇，齐亮，田红心，高楷娟编著.FPGA设计及应用（第二版）[M].西安电子科技大学出版社2006.12 8~32
[3] 周立功等.SOPC嵌入式系统基础教程[M].北京：北京航空航天大学出版社，2006年11月.3~12.
5. 工作计划
（1）2月25日~3月10日:收集资料，熟悉基本知识，掌握毕设基本设计原理。（2）3月11日~3月20日：把握整体方案，深入研究设计原理，撰写开题报告。 （3）3月21日~4月30日：巩固设计方法，开展各个功能模块具体设计，完成毕设初步设计。（4）5月1日~5月15日：进一步完善设计内容，进行功能仿真实验。（5）5月16日~5月30日：继续完善整体设计和仿真测试，并着手撰写论文（6）5月31日~6月10日：完善论文，准备毕业答辩
